Verilog parameter1 [기초 개념] Verilog 파라미터, 상수 총 정리 Verilog는 module로 시작해서 endmodule로 끝난다. Verilog에게 module은 C언어의 function과 유사하다. 포트 신호의 방향 input: 외부에서 모듈로 입력되는 신호의 방향을 의미 output: 모듈 내부에서 외부로 출력되는 신호의 뱡향을 의미 inout: 모듈의 외부와 내부의 양쪽 방향으로 소통이 가능한 신호의 방향을 의미 포트 신호의 타입 Wire (상위 개념이 net): - represent physical connection - 값 전달 위주의 전기적인 연결선의 역할 Reg (상위 개념이 variable): - represent abstract storage element (Register) - 값을 기억하는 소프트웨어의 변수와 유사한 역할 Verilog data.. 2021. 4. 11. 이전 1 다음
