Verilog3 [기초 개념] Verilog 문법 한눈에 보기 Verilog 문법 1) The module keyword - 보통 파일 1개에 module 1개만 (module – endmodule은 한 세트) 2) 규칙 - Always 함수 안에는 wire 타입에 값을 넣을 수 없음 (보통 clk이 변경되었을 때 always 함수 안을 수행하므로 같은 clk base인 reg를 사용해서 문제 발생 안함) - Assign은 특정 파라미터에 값을 지정해줄 때 쓰는데 이는 wire 타입만 가능함 (reg 타입 불가) 3) 보통 코드 구성 방식 - Module문 시작 - Input, output 파라미터 선언 - Always 함수 생성 - 그 안에 if, for, while, case, repeat 등 사용 ※Verilog 코드 예시 module reg_adder ( i.. 2021. 4. 12. [기초 개념] Verilog 파라미터, 상수 총 정리 Verilog는 module로 시작해서 endmodule로 끝난다. Verilog에게 module은 C언어의 function과 유사하다. 포트 신호의 방향 input: 외부에서 모듈로 입력되는 신호의 방향을 의미 output: 모듈 내부에서 외부로 출력되는 신호의 뱡향을 의미 inout: 모듈의 외부와 내부의 양쪽 방향으로 소통이 가능한 신호의 방향을 의미 포트 신호의 타입 Wire (상위 개념이 net): - represent physical connection - 값 전달 위주의 전기적인 연결선의 역할 Reg (상위 개념이 variable): - represent abstract storage element (Register) - 값을 기억하는 소프트웨어의 변수와 유사한 역할 Verilog data.. 2021. 4. 11. [기초 개념] Verilog, SystemVerilog 란? Verilog 란? - Verilog is not a software language. - Verilog is a Hardware Description Language(HDL). - RTL coding - ASIC or FPGA의 논리 회로를 설계하기 위한 언어. - 논리 회로를 설계하는 것이므로 Timing 속도, 소모 전력 등의 성능 구현하는 것이 주가 됨. SystemVerilog 란? - Testbench(검증용 코드)에 사용되는 언어. - Verilog의 문법보다 좀 더 Software language에 가까움. ASIC 설계에서 중요한 요소 2가지 1) 얼마나 빠른 Timing으로 정확하게 수행하는 가? 2) 얼마나 Low power로 수행하는 가? Running the ASIC develop.. 2021. 4. 11. 이전 1 다음
