verilog 문법1 [기초 개념] Verilog 문법 한눈에 보기 Verilog 문법 1) The module keyword - 보통 파일 1개에 module 1개만 (module – endmodule은 한 세트) 2) 규칙 - Always 함수 안에는 wire 타입에 값을 넣을 수 없음 (보통 clk이 변경되었을 때 always 함수 안을 수행하므로 같은 clk base인 reg를 사용해서 문제 발생 안함) - Assign은 특정 파라미터에 값을 지정해줄 때 쓰는데 이는 wire 타입만 가능함 (reg 타입 불가) 3) 보통 코드 구성 방식 - Module문 시작 - Input, output 파라미터 선언 - Always 함수 생성 - 그 안에 if, for, while, case, repeat 등 사용 ※Verilog 코드 예시 module reg_adder ( i.. 2021. 4. 12. 이전 1 다음
