[기초 개념] Verilog, SystemVerilog 란?

Verilog 란?

-       Verilog is not a software language.

-       Verilog is a Hardware Description Language(HDL).

-       RTL coding

-       ASIC or FPGA의 논리 회로를 설계하기 위한 언어.

-       논리 회로를 설계하는 것이므로 Timing 속도, 소모 전력 등의 성능 구현하는 것이 주가 됨.

 

 

SystemVerilog 란?

-       Testbench(검증용 코드)에 사용되는 언어.

-       Verilog의 문법보다 좀 더 Software language에 가까움.

 

 

ASIC 설계에서 중요한 요소 2가지

 

1)     얼마나 빠른 Timing으로 정확하게 수행하는 가?

2)    얼마나 Low power로 수행하는 가?

 

 

Running the ASIC development program

내가 어떤 프로그램을 이용하여 ASIC 설계를 했냐에 따라 다르다.

NC simulator는 리눅스 기반으로 설계했을 때 기준이며, Vivado는 IDE로 UI가 다 구현되어 다루기가 비교적 직관적이며 쉽다.

 

Cadence 프로그램 - NC simulator

RTL 코딩과 Testbench 파일로 아래 3가지 작업을 거쳐주어야 한다.

그래야 Testbench 설계 기반한 Timing도가 출력되기 때문이다.

1)     ncvlog (컴파일)

2)     ncelab (elaboration: expansion and linking)

3)     ncsim (시뮬레이션)

 

 

Xilinx 프로그램 - Vivado

1)   Simulation 버트만 누르면 끝!