[기초 개념] Verilog 파라미터, 상수 총 정리

Verilog는 module로 시작해서 endmodule로 끝난다.

Verilog에게 module은 C언어의 function과 유사하다.

 

포트 신호의 방향

• input: 외부에서 모듈로 입력되는 신호의 방향을 의미
• output: 모듈 내부에서 외부로 출력되는 신호의 뱡향을 의미
• inout: 모듈의 외부와 내부의 양쪽 방향으로 소통이 가능한 신호의 방향을 의미

 

포트 신호의 타입

• Wire (상위 개념이 net):
  - represent physical connection
  - 값 전달 위주의 전기적인 연결선의 역할 
• Reg (상위 개념이 variable): 
  - represent abstract storage element (Register)
  - 값을 기억하는 소프트웨어의 변수와 유사한 역할

 

Verilog data type

4-value logic system

그림1. Four valued logic system in Verilog

 

숫자 상수 값

h	16 진수
o	8 진수
d	10 진수
b	2 진수

 예시]

• 8'h12  <-  00010010 (8비트 크기의 상수이며, 0x12 인 16 진법)
• 8'd12  <-  00001100
• 4'b1    <-  0001
• 1'b0    <-  0