SystemVerilog1 [기초 개념] Verilog, SystemVerilog 란? Verilog 란? - Verilog is not a software language. - Verilog is a Hardware Description Language(HDL). - RTL coding - ASIC or FPGA의 논리 회로를 설계하기 위한 언어. - 논리 회로를 설계하는 것이므로 Timing 속도, 소모 전력 등의 성능 구현하는 것이 주가 됨. SystemVerilog 란? - Testbench(검증용 코드)에 사용되는 언어. - Verilog의 문법보다 좀 더 Software language에 가까움. ASIC 설계에서 중요한 요소 2가지 1) 얼마나 빠른 Timing으로 정확하게 수행하는 가? 2) 얼마나 Low power로 수행하는 가? Running the ASIC develop.. 2021. 4. 11. 이전 1 다음