테스트 환경
- 실습 보드: DIGILENT사 Zybo z7-20
- 실습 IDE: Xilinx사 Vivado 2020.2 버전 (Vitis IDE를 쓰기 위해)
원하는 HW 구성의 Block diagram을 만들 때, 기본 설정으로 없는 Package IP를 아래와 같은 방식으로 만들 수 있다.
기본 IP로는 ZYNQ가 있으며 Clock, reset, UART 등의 설정이 가능하다.
아래 실습은 switch와 led으로 구성된 Package IP이다.
원하는 Source 파일 추가
Tools - Create and Package New IP
Create and Package New IP 창
IP location: <해당 project 위치>/<project 이름>.srcs/sources_1/imports/
Package IP
여기서 Package IP 버튼을 누르면 해당 파일이 생성된다.
결과 파일
그 결과 아래와 같은 파일들이 생성되었다.
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